4F² 是什么：DRAM 单元面积走到理论极限的那一步

DRAM 的一个存储单元由一个晶体管和一个电容组成，行业里用「F²」衡量它占多大面积——F 是光刻能实现的最小特征尺寸，单元面积就是若干倍的 F²。当前主流是 6F²，这套架构从 2007 年沿用至今；4F² 意味着单元只占 4 倍 F²，面积缩掉约三分之一，同面积下的存储密度可以提升三成到五成。它被反复提起的原因是：4F² 已经是单比特单元的理论下限。字线和位线的最小周期都是 2F，两个方向相乘就是 4F²，再往下没有空间了。

一、从 6F² 到 4F²，变的是晶体管的方向

6F² 用的是平面晶体管，晶体管和电容在硅片表面横向排开。要把面积压到 4F²，横向布局就没有余地了，只能把晶体管「立起来」：沟道垂直竖在硅片上，栅极从四周包住沟道，也就是常说的垂直环绕栅（VSG）或垂直沟道晶体管（VCT）。栅极四面控制沟道，短沟道效应和漏电都能压下去，刷新压力随之降低，数据保持时间变长。

代价是工艺难度整体上台阶。垂直结构的外延生长、新型栅介质、为电荷存储而不是开关速度定制的掺杂轮廓，每一样都要重新做。更麻烦的是阵列与外围电路的工艺兼容：存储阵列需要专门的外延与掺杂控制，外围逻辑电路依赖高介电常数金属栅、应变硅这些先进逻辑工艺，绑在同一片晶圆上只能互相妥协。早期 4F² 方案就是因为位线晶体管被迫与阵列共用工艺、响应慢、寄生电阻高，才没能成为主流。

二、这一轮的解法是把阵列和逻辑拆开做

现在的思路是把 DRAM 阵列与外围 CMOS 分开制造，再用晶圆级混合键合把两者连起来。分开做，逻辑部分按逻辑工艺优化，阵列部分专心做密度，密度收益才不会被工艺妥协吃掉。三星在 ISSCC 2026 的论文中报告，采用 4F² 加混合键合，在相同设计规则下每片晶圆可产出的裸片数提升两成以上；SK 海力士则把功夫花在位线屏蔽与共享背栅结构上，用来降低读取失败率。

国内这边，长鑫公开的技术路线同样是自研 VSG 晶体管加混合键合，首代产品定在服务器 DDR5 RDIMM。把首代产品押在 RDIMM 上是选了最难的考场：7×24 小时不间断运行、带电热插拔的电压冲击、不同代际 CPU 与主板的兼容性测试，每一项都比消费级严格得多。

三、看这类技术，别只看架构名词

4F² 之后是真正的 3D DRAM——像 3D NAND 那样垂直堆叠多层单元，靠层数换密度。所以 4F² 更像平面时代最后一次大的密度跃升，而不是终点。对从业者来说，判断一条 DRAM 消息的含金量，看三件事比看「4F²」这三个字符有用：有没有可运行的芯片、良率与裸片数有没有公开数据、服务器平台的兼容性测试走到哪一步。

架构名词谁都能写，验证进度骗不了人。看到新架构发布，先找样片和送样时间表，再决定要不要调整自己的选型与备货节奏。