32.768kHz 晶振不起振：先算负载电容，再测负性阻抗

结论：RTC 或低功耗 MCU 上晶振不起振，绝大多数不是晶振坏了，而是负载电容算错、驱动档位没配，或者起振余量本来就不够。排查顺序应该是先按规格书的 CL 反算两颗电容，再测负性阻抗确认余量，最后才怀疑器件。

负载电容的算法

晶振规格书给的 CL 是负载电容，指晶振在标称频率下看到的总电容，它不等于你焊上去的那颗电容。两颗接地电容 C1、C2 串联后再与板级杂散电容并联，公式是：CL = C1×C2/(C1+C2) + Cstray。Cstray 包含引脚、走线和焊盘带来的寄生电容，四层板上一段短走线通常在 3~5pF 量级，具体要实测或仿真确认，不能默认按 0 处理。

取 C1 = C2 是最常见的做法。若 CL = 12pF、Cstray 取 4pF，则串联部分需要等于 8pF，解出 C1 = C2 = 16pF。若换成 CL = 6pF 的小尺寸音叉晶振，同样杂散下 C1 = C2 = 4pF。这就是 6pF 晶振误配 12pF 电容时，频率明显偏低甚至起振困难的原因。

电容偏大为什么反而起振慢

晶振工作在串联谐振点附近，负载电容增大会把振荡频率往下拉，同时延长起振时间、吃掉驱动余量。低功耗设计里这一点尤其致命：MCU 在低功耗模式下驱动电流本来就小，电容再偏大，冷启动或低温环境下就可能停在不起振的状态。用示波器直接量 OSC 引脚也会踩坑——探头本身的输入电容（常见 10pF 级）并进电路后，测到的频率偏低属于测量引入的误差，不代表电路真的偏了。

负性阻抗：判断余量的硬指标

起振的本质是环路增益大于 1。工程上用一个更可操作的量来衡量：负性阻抗，也就是振荡电路能抵消掉多大串联电阻。测法是给晶振串一只可调电阻，逐步加大直到停振，临界阻值就是负性阻抗的大小。常见准则是负性阻抗至少达到晶振 ESR 的 3~5 倍，余量才够覆盖温度、电压和批次波动。ESR 以规格书为准，音叉晶振的 ESR 比 MHz 级晶振高得多，不能套用同一个经验值。

四个高频踩坑点

一是 CL 规格看错，把 6pF 器件当 12pF 用；二是走线过长或从 DC-DC 环路旁边穿过，开关噪声耦合进来造成偶发停振，表现为有时候能起、有时候不能；三是 MCU 内部可编程驱动档位用了默认最小值，没有按晶振 ESR 调整；四是两颗负载电容的接地回路不干净，地弹让有效电容偏离设计值。

建议很具体：打样阶段在 C1、C2 位置各留一个并联的空贴焊盘，方便现场加减电容；首板就把负性阻抗测出来记进设计文档，别等到量产阶段才在低温或低压条件下发现不起振。一颗晶振的成本只有几毛钱，一次返板的代价远不止这个数。